信号に設定されたカスタム属性の Verilog 例

信号に設定されたカスタム属性の Verilog 例 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

(* my_att = "my_value", DONT_TOUCH = "yes" *) reg my_signal;