合成への入力 - 2023.2 日本語

Vivado 合成には、RTL ソース コードおよびタイミング制約を入力できます。RTL または制約ファイルを追加するには、次の手順に従います。

1. File メニューまたは Flow Navigator から Add Sources をクリックし、次の図に示す Add Sources ウィザードを開きます。
   
   
   
2. 追加するファイルに対応するオプションをオンにし、Next をクリックします。
   次の図に、Add or Create Design Sources をオンにした場合に表示される Add or create design sources ページを示します。

   
   
   
3. 制約、RTL、またはその他のプロジェクト ファイルを追加し、Finish をクリックます。

   RTL ソース プロジェクト作成の詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895) を参照してください。

   Vivado 合成では、AMD ツールでサポートされる VHDL、Verilog、SystemVerilog、または混合言語のファイルの合成可能なサブセットを読み込むことができます。

   サポートされる HDL 構文の詳細は、次の章を参照してください。

   • HDL コーディング手法
   • VHDL のサポート
   • VHDL-2008 言語サポート
   • Verilog 言語サポート
   • SystemVerilog サポート
   • 混合言語サポート

   Vivado 合成では、合成での処理を制御するいくつかの RTL 属性もサポートされています。これらの属性の詳細は、合成属性 を参照してください。Vivado 合成では、タイミング制約に XDC ファイルが使用されます。

   使用可能なブロック合成ストラテジは、ブロック合成ストラテジの使用を参照してください。

   重要: Vivado Design Suite では、UCF フォーマットはサポートされません。UCF から XDC への変換手順は、 『ISE から Vivado Design Suite への移行ガイド』 (UG911) を参照してください。