変数 - 2023.2 日本語

VHDL の変数は、次のように使用されます。

• process または subprogram で宣言します。
• その process または subprogram 内で使用されます。
• 代入演算子「:=」を使用して代入します。

variable var1 : std_logic_vector (7 downto 0); var1 := "01010011";