変数による部分選択の Verilog コード例

変数による部分選択の Verilog コード例 - 2023.2 日本語

Vivado Design Suite ユーザーガイド: 合成 (UG901)

Document ID

UG901

Release Date

2023-11-01

Version

2023.2 日本語

reg [3:0] data;
reg [3:0] select; // a value from 0 to 7
wire [7:0] byte = data[select +: 8];