Verilog ビヘイビアー記述の手続き代入文には、次のような特徴があります。 reg として宣言された変数に値を代入します。 always ブロック、タスク、関数で最初に使用されます。 レジスタおよび有限ステート マシン (FSM) コンポーネントを記述します。 Vivado 合成では、次がサポートされます。 組み合わせ関数 組み合わせおよび順次タスク 組み合わせおよび順次 always ブロック