構造 Verilog - 2023.2 日本語

構造 Verilog 記述を使用すると、複数のコード ブロックを統合し、デザインを階層構造にできます。次の表に、ハードウェア構造とその説明を示します。

次の表に、Verilog コンポーネントと、その表示および内容を示します。

• コンポーネントはデザイン モジュールで表されます。
• コンポーネント間の接続は、コンポーネント インスタンシエーション文で指定されます。
• コンポーネント インスタンシエーション文には、次の特徴があります。
  • コンポーネントを別のコンポーネントまたは回路で使用する場合に、コンポーネントのインスタンスを指定します。
  • 識別子で区別されます。
  • ローカル コンポーネント宣言部分で宣言されたコンポーネントの名前が指定されます。
  • 関連付けリスト (かっこで囲まれたリスト) が含まれます。このリストでは、該当するローカル ポートに関連付けられている信号およびポートが指定されます。