VHDL-2008 では、配列集合体を構成してそれを 1 つの文で複数の場所に代入できます。
たとえば、in1 が次のように定義されているとします。
std_logic_vector(3 downto 0) :
(my_reg1, my_reg2, enable, reset) <= in1;
この例では、4 つの信号が in1 の個々のビットに代入されます。
my_reg1 は in1(3) に代入
my_reg2 は in1(2) に代入
enable は in1(1) に代入
reset は in1(0) に代入
また、次の例に示すように、これらの信号を異なる順序で代入することもできます。
(1=> enable, 0 => reset, 3 => my_reg1, 2 => my_reg2) <= in1;