VHDL-2008 では、条件信号に順次信号および変数代入を使用できます。たとえば、イネーブル付きのレジスタは次のように記述されていました。
process(clk) begin
if clk'event and clk='1' then
if enable then
my_reg <= my_input;
end if;
end if;
end process;
VHDL-2008 では、これを次のように記述できます。
process(clk) begin
if clk'event and clk='1' then
my_reg <= my_input when enable else my_reg;
end if;
end process;