Timing Constraints ウィザードは、シーケンシャル セルの出力がほかのシーケンシャル セルのクロック ピンを直接またはインターコネクト ロジックを介して駆動する場合、そのシーケンシャル セルの出力に生成クロックの作成を推奨します。PLL または MMCM とは異なり、ユーザー ロジックではマスター クロックの周波数を逓倍できないので、次の図に示すように、ウィザードには分周係数を指定するオプションしかありません。
図 1. Timing Constraints ウィザードの Generated Clocks ページ
複数のマスター クロックが生成クロックの起点に到達すると、対応する生成クロックすべてが、固有の名前と個々のマスター クロックへの明確な参照を使用して生成されます。前の図は、2 つのクロック (clk3 および clk4) がシーケンシャル セル FDIV_reg に到達する場合を示しています。この例では、2 つの生成クロック制約 (FDIV および FDIV_1) が推奨されています。
ヒント: クロック パス上のカスケード接続されたレジスタなどの一部のクロッキング トポロジでは、不足している生成クロックすべてを検出するため、Timing Constraints ウィザードを複数回実行する必要がある場合があります。