ウィザードを開いているときに使用可能なレポート機能 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 制約の使用 (UG903)

Document ID
UG903
Release Date
2023-11-01
Version
2023.2 日本語

Timing Constraints ウィザードを開いているときは、データベースに競合が発生しないようにするため、[Tcl Console] ウィンドウの使用やタイミング解析の実行など、Vivado IDE でほとんどの操作が実行できなくなります。ウィザード ウィンドウは、その他の Vivado IDE ウィンドウよりも常に手前に表示されます。Vivado IDE のメニューまたはウィンドウを使用する必要がある場合は、ウィザード ウィンドウを移動する必要があります。

Timing Constraints ウィザードが開いているときに使用できるのは、次の機能のみです。

クロック ネットワークをレポートおよび表示
ほとんどのウィザードのページにクロック ネットワーク レポートを生成して表示するためのボタンがあり、クロック トポロジ、その起点、一部のクロックの共有セグメントを表示できます。

クロック ネットワーク レポートの詳細は、 『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906) を参照してください。

ソース ファイルで名前を検索、またはメモリ内のデザインでオブジェクトを検索
[Edit] メニューから [Find] または [Find In Files] をクリックし、[Find] または [Find In Files] ダイアログ ボックスを開きます。これらのダイアログ ボックスを使用すると、ウィザードで制約を入力しながら、デザインに関する情報を取得できます。
回路図を作成および表示
Vivado IDE のメイン ウィンドウでデザイン オブジェクトを選択し、それらを回路図で表示できます。すべての回路図機能を使用できます。Timing Constraints ウィザードでは、[Asynchronous Clock Domain Crossings] ページの [Timing Paths] タブで 1 つまたは複数のエントリを選択した場合にのみ、回路図クロスプローブ機能がサポートされます。

回路図の使用に関する詳細は、 『Vivado Design Suite ユーザー ガイド: Vivado IDE の使用』 (UG893) を参照してください。

[Timing Constraints] ウィンドウを使用してメモリ内の制約を表示します。
ウィザードの各ページには、推奨される制約と同じタイプの既存の制約を示すタブが含まれます。これにより、XDC ファイルに既に含まれる制約の詳細をすばやく確認できます。メモリ内のタイミング制約すべてを表示するため、[Timing Constraints] ウィンドウには、適用範囲の情報も含め、制約の順序すべてが XDC ファイル別に分類されて表示されます。無効な制約も表示されます。