ソース クロック CLK1
が低速で、デスティネーション クロック CLK2
が高速である場合を考えます。次の図を参照してください。
図 1. 低速クロックから高速クロックのマルチサイクル
次のような 2 つのクロックがあるとします。
-
CLK2
の周波数はCLK1
の周波数の 3 倍 - 受信レジスタにクロック イネーブル信号があり、2 つのクロックの間にマルチサイクル パス制約を設定可能。次の図を参照してください。
図 2. 低速クロックから高速クロックのマルチサイクル
次の図に、マルチサイクルが設定されていない場合に STA ツールで使用されるセットアップ関係とホールド関係を示します。
図 3. デフォルトのセットアップおよびホールド関係