set_output_delay
コマンドは、出力ポートの出力パス遅延をデザインのインターフェイスのクロック エッジに対して指定します。
ビデオ: 出力遅延については、Vivado Design Suite QuickTake ビデオ: 出力遅延の設定をご覧ください。
アプリケーション ボードでは、この遅延は次のものの位相差を表します。
- FPGA の出力パッケージ ピンからボードを介して別のデバイスに伝搬されるデータ
- 相対基準ボード クロック
出力遅延は、FPGA 外部のクロックおよびデータの相対位相によって、正または負の値になります。
注記: 出力遅延は、STARTUPE3/DATA_OUT[0:3] (UltraScale+ デバイス) などの内部データ ピンにも設定できます。