排他的なクロック グループの例 - 2023.2 日本語

MMCM インスタンスで clk0 および clk1 が生成され、BUFGMUX インスタンス clkmux に接続されます。clkmux の出力はデザインのクロック ツリーを駆動します。

Vivado IDE では、デフォルトで clk0 および clk1 クロックが同じクロック ツリーを共有していて、同時に存在できなくても、これら 2 つのクロック間のパスが解析されます。

これらのクロック間のパスの解析をディスエーブルにするには、次の制約を入力します。

set_clock_groups -name exclusive_clk0_clk1 -physically_exclusive \
-group clk0 -group clk1

次のオプションは、AMD FPGA では同等です。

• -logically_exclusive
• -physically_exclusive

physically および logically は、ASIC テクノロジでのさまざまなシグナル インテグリティ解析 (クロストーク) を指しており、AMD FPGA では必要ありません。