synth_design コマンドは、プロジェクト モードおよび非プロジェクト モード両方で使用できます。このコマンドは、RTL ソースに対して指定したオプションで Vivado 合成を実行し、合成後にデザインをメモリに読み込みます。
synth_design の構文
synth_design [-name <arg>] [-part <arg>] [-constrset <arg>] [-top <arg>]
[-include_dirs <args>] [-generic <args>] [-verilog_define <args>]
[-flatten_hierarchy <arg>] [-gated_clock_conversion <arg>]
[-directive <arg>] [-rtl] [-bufg <arg>] [-no_lc]
[-shreg_min_size <arg>] [-mode <arg>] [-fsm_extraction <arg>]
[-rtl_skip_mlo] [-rtl_skip_ip] [-rtl_skip_constraints]
[-srl_style <arg>] [-keep_equivalent_registers]
[-resource_sharing <arg>] [-cascade_dsp <arg>]
[-control_set_opt_threshold <arg>] [-incremental <arg>]
[-max_bram <arg>] [-max_uram <arg>] [-max_dsp <arg>]
[-max_bram_cascade_height <arg>] [-max_uram_cascade_height <arg>]
[-retiming] [-no_srlextract] [-assert] [-no_timing_driven]
[-sfcu] [-debug_log] [-quiet] [-verbose]
synth_design のスクリプト例
次のコードは、Vivado ツールのインストール ディレクトリの create_bft_batch.tcl ディレクトリに含まれる examples/Vivado_Tutorials スクリプトからの抜粋です。
# Setup design sources and constraints
read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ]
read_vhdl ./Sources/hdl/bft.vhdl
read_verilog [ glob ./Sources/hdl/*.v ]
read_xdc ./Sources/bft_full.xdc
# Run synthesis, report utilization and timing estimates, write design checkpoint
synth_design -top bft -part xc7k70tfbg484-2 -flatten rebuilt
write_checkpoint -force $outputDir/post_synth
synth_design サンプル スクリプト使用の詳細は、
『Vivado Design Suite チュートリアル: デザイン フローの概要』 (UG888) および
『Vivado Design Suite ユーザー ガイド: 合成』 (UG901) を参照してください。
この synth_design サンプル スクリプトでは、VHDL および Verilog ファイルが読み込まれ、指定したデバイスでデザインが合成されます。synth_design コマンドが完了すると、Vivado ツールでデザインが開き、メモリに読み込まれます。合成が完了すると、デザイン チェックポイントが保存されます。
synth_design Tcl コマンドの詳細は、
『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) を参照してください。このガイドでは、すべての Tcl コマンドおよびそのオプションが詳細に説明されています。