DRC の実行後、Vivado 配置によりまずクロックおよび I/O セルが配置され、その後にその他のロジック セルが配置されます。クロックと I/O セルは、選択したAMD デバイスに特定の複雑な配置規則により関連付けられていることが多いので、同時に配置されます。UltraScale、UltraScale+、および Versal デバイスでは、配置によりクロック トラックの割り当ておよびクロックの事前配線も実行されます。IOB プロパティが設定されたレジスタ セルは、IOB 値が TRUE のどのレジスタを I/O ロジック サイトにマップするかを決定するためにこの段階で処理されます。配置で IOB プロパティの TRUE を適用できない場合は、クリティカル警告が表示されます。
配置のターゲット
この時点では、次が配置のターゲットとなります。
- I/O ポートおよび関連ロジック
- グローバル クロック バッファー
- クロック マネージメント タイル (MMCM および PLL)
- ギガビット トランシーバー (GT) セル
固定されていないロジックの配置
配置のこの段階では、固定されていないロジックを配置する際 LOC プロパティや Pblock 割り当てなどの物理制約に従います。既存の LOC 制約は、ネットリストの接続およびデバイス サイトに対して有効かどうかがチェックされます。メモリ IP や GT のような一部の IP は、デバイス専用の配置制約を使用して生成されます。
クロック リソースの配置規則
クロック リソースの配置は、 『7 シリーズ FPGA クロッキング リソース ユーザー ガイド』 (UG472)、 『UltraScale アーキテクチャ クロッキング リソース ユーザー ガイド』 (UG572)、および 『Versal アダプティブ SoC クロッキング リソース アーキテクチャ マニュアル』 (AM003) に記載されている配置規則に従う必要があります。たとえば、グローバル クロック バッファーを駆動する入力はクロック兼用 I/O サイトに配置する必要があり、7 シリーズ デバイスではデバイスの上半分または下半分の同じ側、UltraScale デバイスでは同じクロック領域に配置する必要があります。これらのクロック配置規則も、論理ネットリストの接続およびデバイス サイトに対して有効かどうかがチェックされます。
クロックおよび I/O を配置できない場合
Vivado 配置でクロックおよび I/O の適切な配置が見つからなかった場合は、違反のあった配置規則と、影響を受けたセルの簡単な説明が表示されます。
配置できない理由には、次のようなものがあります。
- 競合する制約によりクロック ツリーの問題が発生している。
- 複雑すぎて配置ツールで解決できないクロック ツリーの問題がある。
- RAM および DSP ブロックの配置が Pblock などのほかの制約と競合している。
- リソースの使用しすぎ
- I/O バンクの要件および規則
場合によっては、Vivado 配置によりセルがサイトに暫定的に配置され、その後配置問題を解決するために別のセルの配置が試みられることがあります。暫定的な配置により、クロックおよび I/O 配置のエラーの原因がわかることがよくあります。暫定的な配置でエラーになったセルを手動で配置すると、配置が改善することがあります。
place_ports コマンドを実行してクロックおよび I/O を配置してから、place_design コマンドを実行します。ポート配置でエラーが発生した場合、配置はメモリに保存され、エラーを解析できます。詳細は、Vivado Tcl プロンプトから place_ports -help を実行してください。UltraScale のクロック ツリーの配置および配線については、 『FPGA および SOC 用 UltraFast 設計手法ガイド』 (UG949) を参照してください。