制約は、HDL ソースに attribute 文として追加できます。属性は、Verilog および VHDL ソースの両方に追加でき、Vivado 合成または Vivado インプリメンテーションに渡すことができます。
HDL 属性としてのみ設定可能で、XDC では設定できない制約もあります。この場合、制約を HDL ソース ファイルで属性として指定する必要があります。たとえば、相対配置マクロ (RPM) は HDL 属性として定義する必要があります。RPM とは、複数のロジック エレメント (FF、LUT、DSP、RAM など) の相対的な配置を指定したものです。
U_SET および HU_SET 属性を使用して RPM を定義し、相対ロケーション属性を使用して相対配置を定義できます。
相対ロケーション制約の詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) の「相対ロケーション制約」を参照してください。
XDC でサポートされない制約の詳細は、 『ISE から Vivado Design Suite への移行ガイド』 (UG911) を参照してください。