配線後のタイミング違反は、タイミングが制約が正しく設定されていないために発生していることがあります。
配線設定を変更してみる前に、制約が正しく設定されていることを確認してください。配線の前の配置済みデザインのタイミング レポートを参照して、タイミングと制約を確認します。
次に、よくある正しく設定されていないタイミング制約の例を示します。
- クロック ドメインをまたがるパスや、正のホールド タイム要件により配線遅延が追加されるマルチサイクル パス
- 密集しているエリア。これは RTL 合成のファンアウト最適化や物理最適化により解決できます。
推奨: 複数の配線オプションを試す前に、タイミング制約を確認して正しくない制約を修正するか、または RTL を変更することを考慮してください。詳細は、
『FPGA および SOC 用 UltraFast 設計手法ガイド』 (UG949) の「デザインが適切に制約されているかを確認」を参照してください。