RTL をデザインに統合する際、デバイス内のデザインをグラフィカル表示すると便利です。合成後のブロック間の接続や I/O ピン配置をグラフィカル表示で確認すると、デザインの理解に役立ちます。
インターコネクトを表示するには、階層の上位に Pblock を使用して最上位フロアプランを生成します。最上位 RTL を Pblock に分割するには、
をクリックします。ブロックをデバイスに配置するには、
をクリックします。スライス数および使用率に基づいて、Pblock のサイズが特定されます。Pblock の使用率は、解析中は 100% を超えていてもかまいませんが、インプリメンテーションでは 100% 以下にする必要があります。Pblock の使用率を高くすると、デバイス上でのサイズが小さくなります。これは、デザインの最上位ブロックの相対的なサイズおよびデバイスの配置を把握するために有効な手法です。
図 1. [Place Pblocks] ダイアログ ボックス