クロック <clock_name> と <clock_name> は一緒にタイミング解析されていますが、位相関係がありません。このデザインは、ハードウェアでエラーとなる可能性があります。これらのクロックは 2 つの並列クロック調整クロックからのものであり、MMCM、PLL、または XPLL 入力クロック分周器の少なくとも一方のクロックが 1 に設定されていません。安全にタイミング解析するには、並列クロッキングに使用されるすべての MMCM、PLL、または XPLL でクロック分周器を 1 に設定する必要があります。