Vivado IDE のタイミング パスの詳細 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 日本語

次の図の Vivado IDE のタイミング パスの詳細には、前の図のテキスト形式レポートと同じ情報を示しています。

図 1. Vivado IDE のタイミング パスの詳細

パスの情報は、標準フローを使用している場合は 5 つの列で、インクリメンタル コンパイルを使用している場合は 6 つの列で表示されます。

  • [Location]

    デバイス上でセルまたはポートが配置されている位置を示します。

  • [Delay Type]

    UNISIM プリミティブとパスが通過するタイミング アークを示します。ネットの場合、ファンアウト (fo) およびそのステータスを示します。ネットのステータスは、次のとおりです。

    • [Unplaced]: ドライバーおよびロードは配置されていません。
    • [Estimated]: ドライバーまたはロード、あるいはその両方が配置されています。部分的に配線されているネットも [Estimated] と示されます。
    • [Routed]: ドライバーおよびロードの両方が配置され、ネットが完全に配線されています。
  • [Incr(ns)] (テキスト レポート)/[Delay] (IDE レポート)

    Unisim プリミティブのタイミング アークまたはネットに関連するインクリメンタル遅延値を示します。入力/出力遅延、クロックのばらつきなどの制約を示すこともあります。

  • [Path(ns)] (テキスト レポート)/[Cumulative] (IDE レポート)

    パスの各セグメントまでの累積遅延を示します。値は、前の行までの累積値と、その行のインクリメント遅延を加算したものです。

  • [Netlist Resource(s)] (テキスト レポート) / [Logical Resource] (IDE レポート)

    通過したネットリスト オブジェクトの名前を示します。

  • [Pin Reuse] ([Incremental Compile] の場合のみ)

    パスが参照 run から再利用されているかどうかを示します。使用できる値は、ROUTING、PLACEMENT、MOVED、および NEW です。

各インクリメンタル遅延は、次のいずれかのエッジに関連付けられています。

  • r (立ち上がりエッジ)
  • f (立ち下がりエッジ)

初期のエッジは、解析に使用される送信エッジまたは受信エッジにより決定されますが、タイミング アークの特性によって、パス上のセルで反転されることがあります。たとえば、インバーターの入力の立ち上がりエッジは、出力では立ち下がりエッジになります。

必要以上に厳しいタイミング パス要件が、ソース クロック ツリーまたはデスティネーション クロック ツリーによるクロック エッジの反転によるものである場合があります。