次の例は、AXI Traffic Generator 2 つと AXI Block RAM Controller 2 つと関連するエンベデッド メモリを含む IP インテグレーター デザイン部分を示しています。この例では、データ幅および PL クロック周波数を調整して同じ帯域幅を達成する方法を示します。axi_traffic_gen_64、axi_bram_ctrl_64、emb_mem_gen_64 はすべて 64 ビットの帯域幅で、200 MHz クロック (緑でハイライト) に接続されています。axi_traffic_gen_128、axi_bram_ctrl_128、emb_mem_gen_128 はすべて 128 ビットの帯域幅で、100 MHz クロック (紫でハイライト) に接続されています。
axi_traffic_gen_64 は NoC を介して axi_bram_ctrl_64 に接続され、axi_traffic_gen_128 は NoC を介して axi_bram_ctrl_128 に接続されます。
NoC 上の各接続の読み出しおよび書き込みに必要な帯域幅は、1000 MB/秒に設定されています。
次の図は、デザインを IP インテグレーターで検証した後の最初の NoC ソリューションを示しており、各 NoC 接続が水平方向の NoC を介して配線されています。
QoS レポート (次の図) には、帯域幅要件が満たされたことと、各接続に 26 NoC クロック サイクルの構造的レイテンシがあることが示されます。
IP インテグレーターの [NoC] ビューでは、NMU/NSU を割り当てることができ、NoC ソリューションをアップデートすると、QoS レポートの変更点を確認できます。[NoC] ビューでは axi_noc_0/inst/M01_AXI_nsu が axi_noc_0/inst/S01_AXI_nmu から離れた位置に移動され、追加の NoC スイッチを介する長いパスが作成されます。この結果、[NoC] ビューは次の図のようになります。
次の図に示すように、結果の NoC QoS では、帯域幅は維持されますが、パスの構造的レイテンシが 26 NoC クロック サイクルから 46 NoC クロック サイクルに増加します。
