- LUT の組み合わせ: [Combined LUT Pairs] は、パスに組み合わされた LUT ペアが存在するかどうかを示します。LUT ペアを組み合わせると、ロジックの使用率が低減される可能性はありますが、配置ソリューションが制限されることもあり、ピンが集中するために配線の密集が発生することもあります。LUT の組み合わせがデザインで問題となっていると思われる場合は、合成で
-no_lc オプションを使用して LUT の組み合わせをディスエーブルにしてみてください。
- 最適化の阻止: [Mark Debug] および [Dont Touch] は、パスにツールで最適化できないネットまたはセルがあるかどうかを示します。
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MARK_DEBUG プロパティを設定すると、デフォルトで DONT_TOUCH プロパティも設定されます。DONT_TOUCH を FALSE に設定し、最適化が実行されるようにします。
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DONT_TOUCH を設定すると、セルまたはネットの複製などの最適化がディスエーブルになります。DONT_TOUCH 制約が必要であるかを評価し、可能であれば削除します。階層セルに入力するネットに DONT_TOUCH が設定されていると、階層セル内のネットの一部を複製できません。ロジックが最適化で削除されないようにするため DONT_TOUCH を使用している場合は、デザインが正しいことを確認します。出力が接続されていないためにロジックが削除されるのが 1 つの例です。
- 配置配線の固定: [Fixed Loc] および [Fixed Route] は、タイミング パスのスラックに影響する可能性のある固定配置制約または固定配線制約があるかどうかを示します。
- セル ロケーション制約を使用すると、困難なデザインで一貫した QoR が得られるようになります。デザインを変更した後にタイミングが満たされなくなった場合は、配置制約を削除してより柔軟な配置が実行されるかどうかを試してください。
- 配線を固定すると、タイミングを満たすためにネット遅延が最適化されなくなります。配線が固定されたタイミング パスは、この制約により悪影響を受けるほかのパスとネットを共有しているのが一般的です。配線の固定は、必要な場合にのみ、ほかのパスに影響しないことを確認して使用します。Pblock などのほかの物理制約に変更を加えた場合、固定されたセル ロケーションまたは固定された配線もアップデートする必要がある場合があるので、注意してください。