クロック レポートでの位相シフト - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 日本語

クロック位相シフトの情報は、クロック レポート (report_clocks コマンド) に含まれます。MMCM/PLL クロックが位相シフトされていて、MMCM/PLL で PHASESHIFT_MODE プロパティが LATENCY に設定されている場合、自動派生クロックに S 属性 (レイテンシ モードのピン位相シフト) が付きます。クロック レポートの [Generated Clocks]Generated Clocks セクションの下には、MMCM/PLL 挿入遅延に含まれるピン位相シフトの量も表示されます。

注記: 自動派生のクロック位相シフトに該当する遅延のみがレポートされます。MMCM/PLL ブロックからの位相シフトの量は、自動派生クロックの波形定義には含まれません。

次の例の MMCM の場合、PHASESHIFT_MODE が LATENCY に設定されています。自動派生クロックの clk_out1_clk_wiz_0 には MMCM ピンの CLKOUT0 用に定義された位相シフトがありませんが、clk_out2_clk_wiz_0 クロックには MMCM ピンの CLKOUT2 用に定義された 90 度の位相シフトがあります。

Attributes
  P: Propagated
  G: Generated
  A: Auto-derived
  R: Renamed
  V: Virtual
  I: Inverted
  S: Pin phase-shifted with Latency mode


Clock               Period(ns)  Waveform(ns)    Attributes  Sources
clk_in1             10.000      {0.000 5.000}   P           {clk_in1}
clk_out1_clk_wiz_0  10.000      {0.000 5.000}   P,G,A       {clknetwork/inst/mmcme3_adv_inst/CLKOUT0}
clk_out2_clk_wiz_0  10.000      {0.000 5.000}   P,G,A,S     {clknetwork/inst/mmcme3_adv_inst/CLKOUT2}


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Generated Clocks
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Generated Clock     : clk_out1_clk_wiz_0
Master Source       : clknetwork/inst/mmcme3_adv_inst/CLKIN1
Master Clock        : clk_in1
Multiply By         : 1
Generated Sources   : {clknetwork/inst/mmcme3_adv_inst/CLKOUT0}

Generated Clock     : clk_out2_clk_wiz_0
Master Source       : clknetwork/inst/mmcme3_adv_inst/CLKIN1
Master Clock        : clk_in1
Multiply By         : 1
Pin Phase Shift(ns) : -2.5  (-90 degrees)
Generated Sources   : {clknetwork/inst/mmcme3_adv_inst/CLKOUT2}