タイミング パス サマリ ヘッダーには、次の情報が含まれます。
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Slack
正のスラック値は、パスがタイミング制約から算出されたパスの要件を満たしていることを示します。スラックを求める式は、解析によって異なります。
- 最大遅延解析 (セットアップ/リカバリ)
slack = data required time - data arrival time
- 最小遅延解析 (ホールド/リムーバル)
slack = data arrival time - data required time
データ所要時間とデータ到着時間は、タイミング パス レポートの別のセクションに表示されます。
- 最大遅延解析 (セットアップ/リカバリ)
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Source
パスの始点およびデータを送信するソース クロックを示します。始点は通常、シーケンシャル セルのクロック ポートまたは入力ポートです。
2 行目がある場合は、プリミティブおよびクロック ピンの認識されるエッジが示されます。クロック名とクロック エッジの定義 (波形および周期) も示されます。
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Destination
パスの終点およびデータを受信するデスティネーション クロックを示します。終点は通常、デスティネーション シーケンシャル セルの入力データ ピンまたは出力ポートです。2 行目がある場合は、プリミティブおよびクロック ピンの認識されるエッジが示されます。クロック名とクロック エッジの定義 (波形および周期) も示されます。
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Path Group
パスの終点が属するタイミング グループを示します。これは通常デスティネーション クロックにより定義されるグループですが、非同期タイミング チェック (リカバリ/リムーバル) では
**async_default**
タイミング グループにまとめられます。ユーザー定義のグループもここに表示されます。これらは、レポート生成で便利です。 -
Path Type
このパスで実行された解析のタイプを示します。
- Max: データパス遅延の算出に最大遅延値が使用されたことを示します。セットアップ解析およびリカバリ解析に対応します。
- Min: データパス遅延の算出に最小遅延値が使用されたことを示します。ホールド解析およびリムーバル解析に対応します。
使用されたコーナー (Slow または Fast) も示されます。
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Requirement
始点と終点が同じクロックまたは位相シフトのないクロックで制御される場合、タイミング パス要件は通常次のようになります。
- セットアップ/リカバリ解析では 1 クロック周期。
- ホールド/リムーバル解析では 0 ns。
パスが 2 つのクロックの間にある場合、要件はソース クロック エッジとデスティネーション クロック エッジの最小の正の差に対応します。この値は、マルチサイクル、最大遅延、最小遅延などのタイミング例外制約に置き換えられます。
タイミング制約からタイミング パス要件を求める方法の詳細は、タイミング パスを参照してください。
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Data Path Delay
パスのロジック セクション間で累積された遅延を示します。クロックがデータとして使用されている場合を除き、クロック遅延は含まれません。遅延のタイプは、Path Type と同じです。
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Logic Levels
パスのデータ セクションに含まれている、開始セルと終了セルを除く各種プリミティブの段数を示します。
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Clock Path Skew
ソース クロックの送信エッジとデスティネーション クロックの受信エッジ間の挿入遅延差およびクロックの不必要に悪い見積もり部分の削除を示します。
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Destination Clock Delay (DCD)
デスティネーション クロックのソース ポイントからパスの終点までに累積される遅延を示します。
- 最大遅延解析 (セットアップ/リカバリ) では最小セルおよびネット遅延値が使用されます。
- 最小遅延解析 (ホールド/リムーバル) では最大遅延値が使用されます。
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Source Clock Delay (SCD)
クロックのソース ポイントからパスの始点までに累積される遅延を示します。
- 最大遅延解析 (セットアップ/リカバリ) では、最大セルおよびネット遅延値が使用されます。
- 最小遅延解析 (ホールド/リムーバル) では、最小遅延値が使用されます。
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Clock Pessimism Removal (CPR)
ソースおよびデスティネーション クロックが共通回路上であっても異なる遅延でレポートされることにより発生する、追加のクロック スキューの絶対値を示します。
この不必要に悪い見積もり部分の削除すると、共通回路上にあるソース クロックとデスティネーション クロックの間にスキューは発生しません。
配線済みのデザインでは、最後の共通クロック ツリー ノードは通常クロック ネットで使用される配線リソースにあり、パスの詳細にはレポートされません。
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Clock Uncertainty
クロック エッジのペア間での時間の変動量の合計を示します。
ばらつきは、算出されるクロック ジッター (システムおよび個別)、一部のハードウェア プリミティブにより発生する位相エラー、デザイン制約でユーザーにより指定されるクロックのばらつき (
set_clock_uncertainty
) で構成されます。ユーザーが指定するクロックのばらつきは、Vivado IDE タイミング エンジンで算出されるばらつきに加算されます。
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Total System Jitter (TSJ)
ソース クロックおよびデスティネーション クロックの両方に適用されるシステム ジッターを示します。システム ジッターは、
set_system_jitter
制約を使用してグローバルに変更できます。仮想クロックは理想的なクロックなので、システム ジッターはありません。 -
Total Input Jitter
(TIJ)
ソース クロックおよびデスティネーション クロックの両方に適用される入力ジッターを示します。
set_input_jitter
制約を使用すると、各プライマリ クロックの入力ジッターを個別に指定できます。生成クロックの入力ジッターは、マスター クロック ジッターおよび伝搬されるクロック リソースに基づいて Vivado IDE タイミング エンジンで算出されます。デフォルトでは、仮想クロックは理想的なクロックであり、ジッターはありません。クロックのばらつきおよびジッターの詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) の「クロック レイテンシ、ジッター、ばらつき」セクションを参照してください。
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Discrete Jitter (DJ)
MMCM や PLL などのハードウェア プリミティブにより追加されるジッター量を示します。
この値は、これらのセルのコンフィギュレーションに基づいて Vivado IDE タイミング エンジンにより算出されます。
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Phase Error (PE)
MMCM や PLL などのハードウェア プリミティブにより追加される、2 つのクロック信号間の位相の変動量を示します。
この値は、これらのセルのコンフィギュレーションに基づいて Vivado IDE タイミング エンジンにより算出されます。
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User Uncertainty
(UU)
set_clock_uncertainty
制約で指定された追加のばらつきを示します。このコマンドの使用方法は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) の「set_clock_uncertainty」を参照してください。
タイミング パス サマリには、タイミング制約、レポートされるパス、およびターゲット デバイスによって、次の 3 つの行が表示されることもあります。
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Inter-SLR Compensation
AMD 7 シリーズ SSI デバイスのみで、SLR の境界をまたぐパスを確実にレポートするために必要な追加マージンを示します。
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Input Delay
set_input_delay
制約により入力ポートに指定された入力遅延値を示します。入力ポートから開始しないパスは含まれません。 -
Output Delay
set_output_delay
制約により出力ポートに指定された出力遅延値を示します。出力ポートで終了しないパスは含まれません。 -
Timing Exception
パスに適用されるタイミング例外を示します。優先順位の最も高い例外のみがタイミング パス要件に影響するので、優先順位の最も高い例外のみが示されます。
タイミング例外およびその優先順位の詳細は、例外レポートを参照してください。