タイミング解析は、デザインがハードウェアに読み込まれ、実行されたときにタイミング動作が予測可能なものになることをスタティックに検証します。さまざまな製造および環境の変動が考慮され、それらがタイミング コーナーおよびコーナー変動でグループ化された遅延モデルにまとめられています。推奨されるすべてのコーナーに対してタイミングを解析し、各コーナーに対して最悪の見積もり条件ですべてのチェックを実行すれば十分です。たとえば、AMD FPGA をターゲットとするデザインでは、次の 4 つの解析を実行する必要があります。
- スロー コーナーでの最大遅延解析
- スロー コーナーでの最小遅延解析
- ファースト コーナーでの最大遅延解析
- ファースト コーナーでの最小遅延解析
実行したチェックによって、最悪の見積もり条件を表す遅延が使用されます。この理由から、次のチェックと遅延タイプは常に関連付けられています。