次の図に示す複数クロックのファンインの例では、clk_a
と clk_x
の両方がデータを組み合わせロジック (LUT2) を介して clk_b
ドメインのシンクロナイザー回路に転送しています。clk_a
と clk_x
からのソース データをインターコネクト ロジックや FPGA ロジックを介して結合する前に、個別に同期することをお勧めします。これにより CDC 構造全体の MTBF 特性が向上し、グリッチがデスティネーション クロック ドメインに伝搬されるのが回避されます。
図 1. 複数クロックのファンインの例