[Switching] タブ - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 消費電力解析および最適化 (UG907)

Document ID
UG907
Release Date
2023-10-18
Version
2023.2 日本語

Switching タブでデザインのシミュレーションおよびデフォルト アクティビティ設定を確認してください。デザイン内の制約付きクロックもこのタブに表示されます。

図 1. 消費電力レポートのスイッチング設定
Reset switching activity before report power
report_power を実行する前に、適用されているスイッチング アクティビティをすべてクリア/リセットします。
Switching Activity for Resets:
制御セットのスイッチング アクティビティを設定します。詳細は、リセットのディアサートを参照してください。
Simulation Settings
Simulation activity file (.saif)
AMD Vivado™ の消費電力レポートを生成する際に、デザインに生成された SAIF シミュレーション データを入力として使用します。デザイン データベース内のネットでシミュレーション結果のネットリスト内の名前と一致するものには、シミュレーションの値が適用されます。シミュレーション結果 (SAIF ファイル) からの情報を入力してさらに精度の高い消費電力解析を取得する方法については、消費電力解析用スイッチング アクティビティの指定 を参照してください。
Default Activity Settings:
Default toggle rate
消費電力解析でデザインのプライマリ入力に使用するデフォルトのトグル レートを指定します。デフォルトのトグル レートは、スイッチ アクティビティがユーザーにより設定されないプライマリ入力ネット、シミュレーション データ、またはデザインの制約に設定されます。非同期入力の場合、トグル レートはデザインの中でキャプチャ クロックに対して設定されます。有効な値は 0 < = value < 100 で、デフォルト値は 12.5 です。
Default Static Probability
デザインの消費電力解析で使用するデフォルトのスタティック確率を指定します。デフォルトのスタティック確率は、ユーザー、デザインのシミュレーション データまたは制約でスイッチング アクティビティが指定されていないプライマリ入力に使用されます。有効な値は 0 <= value <= 1 で、デフォルト値は 0.5 です。
Enable Rate Settings
Block RAM Port Enable
デザインに含まれるブロック RAM のイネーブル信号すべてのアクティビティ レートを設定します。
Block RAM Write Enable
デザインに含まれるブロック RAM のライト イネーブル信号すべてのアクティビティ レートを設定します。
Bidi Output Port Enable
デザインに含まれる双方向 I/O イネーブル信号 (IOBUF の T ピン) すべてのアクティビティ レートを設定します。
注記: [Static Probability][Toggle Rate] は一緒に指定する必要があります。
Toggle Rate Settings
Primary Outputs
デザインに含まれるプライマリ出力のイネーブル信号すべて (OBUFT の T ピンなど) のスイッチング アクティビティ レートを設定します。
Logic
Registers
デザインに含まれるレジスタすべての出力ピンのスイッチング アクティビティ レートを設定します。
Shift Registers
デザインに含まれるシフト レジスタすべての出力ピンのスイッチング アクティビティ レートを設定します。
Distributed RAMs
デザインに含まれる分散 RAM すべてのデータ出力ピンのスイッチング アクティビティ レートを設定します。
LUTs
デザインに含まれる LUT すべての出力ピンのスイッチング アクティビティ レートを設定します。
DSPs
デザインに含まれる DSP すべてのデータ出力ピンのスイッチング アクティビティ レートを設定します。
Block RAMs
デザインに含まれるブロック RAM すべてのデータ出力ピンのスイッチング アクティビティ レートを設定します。
GTs (Serial Transceivers)
RX Data
デザインに含まれる GT すべての RX データ出力ピンのスイッチング アクティビティ レートを設定します。
TX Data
デザインに含まれる GT すべての TX データ出力ピンのスイッチング アクティビティ レートを設定します。
注記: [Static Probability][Toggle Rate] は一緒に指定する必要があります。詳細およびガイドラインは、ネットリスト エレメントのアクティビティ の set_switching_activity コマンドの説明を参照してください。
Constrained Clocks
[Constrained Clocks] を展開すると、デザインで制約されているクロックがすべてリストされます。クロック周波数が正しく設定されていることを確認します。
ヒント: すべてのプライマリ クロックを指定するようにします。デザイン クロックは、create_clock または create_generated_clock 制約に基づいてのみ識別されます。