ILA コアとタイミングに関する考慮事項 - 2023.2 日本語

ILA コアを設定すると、デザイン全体のタイミング目標の達成に影響します。タイミングへの影響を最小限に抑えるため、次の推奨事項に従うことをお勧めします。

• プローブ幅を注意して選択します。プローブ幅が大きいほど、リソース使用量とタイミングの両方への影響も大きくなります。
• ILA コアのデータの深さを注意して選択します。データの深さが大きいほど、ブロック RAM リソース使用量とタイミングの両方への影響も大きくなります。
• ILA に選択するクロックはフリーランニング クロックにします。そうでないと、デザインがデバイスに読み込まれたときに、デバッグ コアと通信できなくなる可能性があります。
• デバッグ コアを追加する前にデザインのタイミング クロージャを達成しておきます。AMDでは、デバッグ コアをタイミング関連の問題をデバッグするために使用することはお勧めしません。
• デバッグ コアを追加してもデザインがタイミング要件を満たさず、ILA または AXIS-ILA コアでタイミング エラーがある場合は、入力パイプラインの段 (C_INPUT_PIPE_STAGES) を増やしてみてください。
• デバッグ コアを追加してもタイミング要件が満たされず、その原因が AXIS-ILA コアにある場合は、ストレージ ターゲットを UltraRAM (URAM) に変更すると、BlockRAM (BRAM) の制御信号のタイミング要件が緩和されることがあります。
• デバッグ コアを追加してもデザインがタイミング要件を満たさず、ILA または AXIS-ILA コアでタイミング エラーがある場合、Performance_Explore または Performance_ExtraTimingOp などの別のインプリメンテーション ストラテジを試してみてください。
• ILA コアへのクロック入力がプローブされた信号と同期するようにします。こうしておかないと、デザインがデバイスにプログラムされたときに、タイミング問題が発生したり、デバッグ コアと通信できなくなる可能性があります。
• Versal アーキテクチャの場合、デバッグ コアを追加した後にタイミング エラーが発生した場合、AXI4-Debug Hub に接続するクロックに 100 MHz から 250 MHz までの周波数を使用すると、この AXI4-Debug Hub に接続するすべてのデバッグ コアの AXI4-Stream 接続のタイミング要件が緩和されるので、試してみてください。
• ハードウェアで実行する前にデザインがタイミングを満たすようにしておかないと、結果の信頼性が低くなります。
• Versal 以外のアーキテクチャの場合は、 dbg_hub へのクロックはフリーランニング クロックにします。そうでないと、デザインがデバイスに読み込まれたときに、デバッグ コアと通信できなくなる可能性があります。Tcl コマンドの connect_debug_port を使用すると、デバッグ ハブの clk ピンをフリーランニング クロックに接続できます。
• Versal 以外のアーキテクチャの場合、それでも ILA デバッグ コアを追加したためにタイミングが悪化し、クリティカル パスが dbg_hub にある場合は、次を実行してください。
  1. 合成済みデザインを開きます。
  2. ネットリストで dbg_hub セルを見つけます。
  3. dbg_hub のプロパティを確認します。
  4. C_CLK_INPUT_FREQ_HZ プロパティを見つけます。
  5. dbg_hub に接続されるクロックの周波数 (Hz) をそれに設定します。
  6. C_ENABLE_CLK_DIVIDER プロパティを見つけて、オンにします。
  7. デザインをインプリメントし直します。