Synplify での mark_debug の構文例 - 2023.2 日本語

次に、Synplify を使用する場合の VHDL、Verilog、SDC の構文例を示します。

• VHDL の構文例

  attribute syn_keep : boolean;
  attribute mark_debug : string;
  attribute syn_keep of char_fifo_dout: signal is true;
  attribute mark_debug of char_fifo_dout: signal is "true";

• Verilog の構文例

  (* syn_keep = "true", mark_debug = "true" *) wire [7:0] char_fifo_dout;

• SDC の構文例

  define_attribute {n:char_fifo_din[*]} {mark_debug} {"true"}
  define_attribute {n:char_fifo_din[*]} {syn_keep} {"true"}

  重要: SDC ソースのネット名には、接頭辞として n: を付ける必要があります。
  注記: SDC (Synopsys Design Constraints) は、特にタイミング解析において設計の要件をツールに渡すための業界標準です。SDC 仕様のリファレンス コピーは、Synopsys 社のサイト (リンク) から登録をすると入手できます。