Versal シリアル I/O ハードウェア デバッグ フロー - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ (UG908)

Document ID
UG908
Release Date
2023-10-19
Version
2023.2 日本語

AMD Versal™ アダプティブ SoC では、IBERT の使用に必要なロジックが GTY トランシーバー アーキテクチャに組み込まれているので、IBERT IP を生成する必要はありません。GTY トランシーバーを使用するデザインはすべて、シリアル I/O ハードウェア デバッグで使用できます。Versal シリアル I/O ハードウェア デバッグ フローには、次の 2 つの段階があります。

  1. デザインの作成。通常は Versal アダプティブ SoC トランシーバー ウィザードまたは Versal IBERT コンフィギャラブル サンプル デザインを AMD Vivado™ で使用して、デバイスの GTY トランシーバーを使用するデザインをカスタマイズおよび生成します。
  2. シリアル I/O 解析。Vivado ハードウェア マネージャーを使用してデザインに含まれる GTY トランシーバー IP にアクセスし、高速シリアル I/O リンクの問題をデバッグおよび検証します。
注記: Versal IBERT では、PRBS などの内部パターン ジェネレーターや、デザインからのユーザー データを使用できます。このため、In-System IBERT コアは Versal デバイスではサポートされていません。In-System IBERT と同様の機能を得るには、パターンをユーザー データに変更します。
注記: Versal IBERT ではレート変更は現在サポートされていません。また、Vivado シリアル I/O 解析外部のトランシーバー ウィザードで PIN_EN ピンなどの信号を駆動することは、予期しない結果になる可能性があるため、推奨されません。IBERT を使用すると、IBERT によってトランシーバーが制御され、トランシーバーの設定が変更されることがあるため、予測できない結果となります。

詳細は、 『Versal Adaptive SoC Transceivers Wizard LogiCORE IP 製品ガイド』 (PG331) を参照してください。