Vivado 合成での mark_debug の構文例 - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ (UG908)

Document ID
UG908
Release Date
2023-10-19
Version
2023.2 日本語

次に、Vivado 合成を使用する場合の VHDL および Verilog の構文例を示します。

  • VHDL の構文例
    attribute mark_debug : string;
    attribute mark_debug of char_fifo_dout: signal is "true";
  • Verilog の構文例
    (* mark_debug = "true" *) wire [7:0] char_fifo_dout;