次の表に、Vivado ツールの set_property
<Setting> <Value> [current_design] Tcl コマンドで使用可能な AMD Zynq™
UltraScale+™ MPSoC デバイスのデバイス コンフィギュレーション設定を示します。
| 設定 | デフォルト値 | 有効な値 | 説明 |
|---|---|---|---|
| BITSTREAM.CONFIG.DCIUPDATEMODE | AsRequired | AsRequired、Quiet、Safe | デジタル制御インピーダンス (DCI) 回路で DCI IOSTANDARD のインピーダンス一致をアップデートする頻度を指定します。 |
| BITSTREAM.CONFIG.PUDC_B | Pullup | Pullup、Pulldown、Pullnone | PUDC_B ピンに内部プルアップまたはプルダウンを追加するか、どちらも追加しないかを指定します。PUDC_B ピンにプルアップ抵抗およびプルダウン抵抗のどちらも追加しない場合は、Pullnone に設定します。 |
| BITSTREAM.CONFIG.OVERTEMPSHUTDOWN | Disable | Disable、Enable | システム モニターで温度が最大動作範囲を超えたことが検出された場合にデバイスがシャットダウンされるようにします。このオプションを使用するには、システム モニターに外部回路セットアップが必要です。 |
| BITSTREAM.CONFIG.UNUSEDPIN | Pulldown | Pullup、Pulldown、Pullnone | 未使用の SelectIO ピン (IOB) にプルアップまたはプルダウンを追加するか、どちらも追加しないかを指定します。コンフィギュレーション専用ピンには適用されません。コンフィギュレーション専用ピンのリストは、アーキテクチャによって異なります。Pullnone に設定すると、プルアップもプルダウンも使用されません。 |
| BITSTREAM.CONFIG.USERID | 0xFFFFFFFF | 0xFFFFFFFF | インプリメンテーションのリビジョンを特定します。ユーザー ID レジスタには、8 桁までの 16 進文字列を入力できます。 |
| BITSTREAM.CONFIG. USR_ACCESS | なし | None、8 桁の 16 進文字列、TIMESTAMP | AXSS コンフィギュレーション レジスタに、8 桁の 16 進文字列またはタイムスタンプを記述します。タイムスタンプ値のフォーマットは、ddddd MMMM yyyyyy hhhhh mmmmmm ssssss (ddddd = 日、MMMM = 月、yyyyyy = 年 (2000 年は 00000)、hhhhh = 時、mmmmmm = 分、ssssss = 秒) です。このレジスタの内容は、FPGA ファブリックにより USR_ACCESS プリミティブを介して直接アクセスできます。 |
| BITSTREAM.CONFIG. INITSIGNALSERROR | Enable | Enable、Disable | Enable の場合、コンフィギュレーション エラーが検出されると INIT_B ピンが 0 にアサートされます。 |
| BITSTREAM.GENERAL.COMPRESS | False | True、False | ビットストリームの複数フレーム書き込み機能を使用し、BIT ファイルでなく、ビットストリーム自体のサイズも縮小します。Compress オプションを使用しても、ビットストリーム サイズが小さくなるとは限らない。 |
| BITSTREAM.GENERAL.CRC | Enable | Enable、Disable | ビットストリームの巡回冗長検査 (CRC) 値の生成を制御します。Enable に設定すると、ビットストリームの内容に基づいて固有の CRC 値が算出されます。算出された CRC 値がビットストリームの CRC 値と一致しない場合は、デバイスはコンフィギュレーションされません。CRC がディスエーブルの場合、CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC 値は算出されません。 |
| BITSTREAM.GENERAL.PERFRAMECRC | No | No、Yes | ビットストリームに一定間隔で CRC 値を挿入します。これらの値は入力されるビットストリームのインテグリティを検証して、コンフィギュレーション データがデバイスにロードされる前にエラー (INIT_B ピンおよび ICAP の PRERROR ポートに表示) を通知します。これはパーシャル ビットストリームに適していますが、Yes に設定すると、CRC 値がデバイス ストリーム全体を含め、すべてのビットストリームに挿入されます。 |
| BITSTREAM.GENERAL. SYSMONPOWERDOWN | Disable | Disable、Enable | SYSMON をパワーダウンできるようにして節電します。SYSMON を永久にパワーダウンする場合にのみ推奨されます。 |
| BITSTREAM.GENERAL. DISABLE_JTAG | No | No、Yes | コンフィギュレーション後に JTAG を介したバウンダリスキャン (BSCAN) ブロックへのアクセスをディスエーブルにします。 |
| BITSTREAM.GENERAL. JTAG_SYSMON | Enable | Enable、Disable、StatusOnly | SYSMON への JTAG 接続をイネーブルまたはディスエーブルにします。 |
| BITSTREAM.READBACK. ICAP_SELECT | Auto | Auto、Top、Bottom | 上または下の ICAP ポートを選択します。 |
| BITSTREAM.READBACK. ACTIVERECONFIG | No | No、Yes | コンフィギュレーション中に GHIGH および GSR がアサートされないようにします。これは、アクティブ Dynamic Function eXchange 拡張機能に必要です。 |
| BITSTREAM.READBACK.SECURITY | None | None、Level1、Level2 |
リードバックおよびリコンフィギュレーションをディスエーブルにするかどうかを指定します。 セキュリティを Level1 に設定するとリードバックがディスエーブルになります。 |
| BITSTREAM.STARTUP. DONE_CYCLE | 4 | 4、1、2、3、5、6、Keep | FPGA Done 信号をアクティブにするスタートアップ フェーズを選択します。DonePipe=Yes の場合、Done は遅延されます。 |
| BITSTREAM.STARTUP.GTS_CYCLE | 5 | 5、1、2、3、4、6、Done、Keep | I/O バッファーへの内部トライステート制御を解放するスタートアップ フェーズを選択します。 |
| BITSTREAM.STARTUP.GWE_CYCLE | 6 | 6、1、2、3、4、5、Done、Keep | フリップフロップ、LUT RAM、およびシフト レジスタへの内部イネーブルをアサートするスタートアップ フェーズを選択します。BRAM もイネーブルにします。このスタートアップ フェーズの前は、ブロック RAM の書き込みおよび読み出しの両方がディスエーブルです。 |
| BITSTREAM.STARTUP. LCK_CYCLE | NoWait | NoWait、0、1、2、3、4、5、6 | MMCM/PLL がロックされるまで待機するスタートアップ フェーズを選択します。NoWait に設定すると、スタートアップ シーケンスは MMCM/PLL がロックされるまで待機しません。 |
| BITSTREAM.STARTUP. MATCH_CYCLE | Auto | Auto、NoWait、0、1、2、3、4、5、6 |
デジタル制御インピーダンス (DCI) 一致信号がアサートされるまで待機するスタートアップ サイクルを指定します。DCI マッチは MATCH_CYCLE では開始しません。スタートアップ シーケンスは DCI が一致するまでこのサイクルで待機します。DCI が一致するのにかかる時間にはさまざま要素が影響するので、スタートアップ シーケンスが完了するのに必要な CCLK サイクル数は、同じシステムでも異なる場合があります。DONE が High になるまでコンフィギュレーション ソリューションで CCLK を駆動するのが理想的です。 Auto に設定すると、 |