デバッグする HDL 信号のマーク - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ (UG908)

Document ID
UG908
Release Date
2023-10-19
Version
2023.2 日本語

合成の前に HDL ソース レベルでデバッグする信号を特定するには、mark_debug 制約を使用します。HDL でデバッグ用にマークされた信号に対応するネットが、[Debug] ウィンドウの [Unassigned Debug Nets] の下に表示されます。

注記: [Debug] ウィンドウの [Debug Nets] ビューはデバッグに選択したネットのネット中心の表示で、[Debug Cores] ビューはコア プロパティを表示および設定可能なコア中心の表示です。

デバッグ用にネットをマークする方法は、プロジェクトが RTL ソース ベースであるか合成済みネットリスト ベースであるかによって異なります。RTL ネットリスト ベースのプロジェクトの場合は、次の方法を使用します。

  • Vivado 合成を使用する場合、VHDL および Verilog ソース ファイルで mark_debug 制約を使用してデバッグ用のネットをマークできます。mark_debug 制約に有効な値は、TRUE または FALSE です。Vivado 合成では、この制約の値を SOFT に設定することはできません。

合成済みネットリスト ベースのプロジェクトの場合は、次の方法を使用します。

  • Synopsis® 社の Synplify® 合成ツールを使用すると、VHDL または Verilog で mark_debug および syn_keep 制約を使用するか、SDC (Synopsys Design Constraints) ファイルでは mark_debug 制約を使用して、デバッグ用にネットをマークできます (オプション)。Synplify では SOFT 値はサポートされません。これは、この動作が syn_keep 制約で制御されるためです。
  • Mentor Graphics® 社の Precision® 合成ツールを使用すると、VHDL または Verilog で mark_debug 制約を使用してデバッグ用にネットをマークできます。

次のセクションに、Vivado 合成、XST、Synplify、および Precision ソース ファイルの構文例を示します。