非プロジェクト モードでのデバッグ コアの挿入 - 2023.2 日本語

デバッグ コアは、プロジェクト モードおよび非プロジェクト モード両方で挿入できます。次のサンプル Tcl スクリプトは、コアをデバッグし、デバッグ コアの属性を設定し、そのデバッグ コア プローブをプローブされるデザインの信号に接続します。非プロジェクト モードの場合、デバッグ コアはデザイン合成後、opt_design 段階の前に挿入する必要があります。

次の Tcl スクリプトは、非プロジェクト フローでデバッグ コア挿入コマンドを使用した例です。

#read relevant design source files
read_vhdl [glob ./*.vhdl] 
read_verilog [ glob ./Sources/*.v ]
read_xdc ./target.xdc
#Synthesize Design
synth_design -top top -part xc7k325tffg900-2 
#Create the debug core 
create_debug_core u_ila_0 ila
#set debug core properties
set_property C_DATA_DEPTH 1024 [get_debug_cores u_ila_0]
set_property C_TRIGIN_EN false [get_debug_cores u_ila_0]
set_property C_TRIGOUT_EN false [get_debug_cores u_ila_0]
set_property C_ADV_TRIGGER false [get_debug_cores u_ila_0]
set_property C_INPUT_PIPE_STAGES 0 [get_debug_cores u_ila_0]
set_property C_EN_STRG_QUAL false [get_debug_cores u_ila_0]
set_property ALL_PROBE_SAME_MU true [get_debug_cores u_ila_0]
set_property ALL_PROBE_SAME_MU_CNT 1 [get_debug_cores u_ila_0]
#connect the probe ports in the debug core to the signals being probed in the design
set_property port_width 1 [get_debug_ports u_ila_0/clk]
connect_debug_port u_ila_0/clk [get_nets [list clk ]]
set_property port_width 1 [get_debug_ports u_ila_0/probe0]
connect_debug_port u_ila_0/probe0 [get_nets [list A_or_B]]
create_debug_port u_ila_0 probe
#Optionally, create more probe ports, set their width, 
#  and connect them to the nets you want to debug
#Implement design
opt_design 
place_design 
report_drc -file ./placed_drc_rpt.txt
report_timing_summary -file ./placed_timing_rpt.txt
route_design 
report_drc -file ./routed_drc_rpt.txt
report_timing_summary -file ./routed_timing_rpt.txt
write_bitstream