UltraScale アーキテクチャでは、リコンフィギュレーション可能な最小ユニットが以前のアーキテクチャよりも小さくなっています。リコンフィギュレーションに必要な最小リソースはリソース タイプによって異なり、プログラマブル ユニット (PU) と呼ばれます。UltraScale デバイスでは隣接のサイトと配線リソース (インターコネクト タイル) が共有されるので、PU はペアで定義されます。
次に、サイト タイプに基づくリコンフィギュレーション可能な最小 PU の例を示します。
- CLB PU
- 隣接する 2 つの CLB、および共有インターコネクト
- ブロック RAM PU
- 1 つの RAMBFIFO36、2 つの BRAM18、隣接する 5 個の CLB、および共有インターコネクト
- URAM PU
- 1 つの URAM、隣接する 30 個の CLB (両側に 15 個ずつ)、および共有インターコネクト
- DSP PU
- 1 つの DSP、隣接する 5 つの CLB、および共有インターコネクト
- IOB PU
- クロック領域の全高さと同じ I/O (BITSLICE_CONTROL、BITSLICE_RX_TX、BITSLICE_TX、BUFGCE、BUFGCE_DIV、BUFGCTRL、IOB、MMCME3_ADV、PLLE3_ADV、PLL_SELECT_SITE、RIU_OR、HBM_REFCLK などを含む)、隣接する 60 個の CLB、および共有インターコネクト
- GTY PU
- 1 つのフル GT クワッド (4 つの GT_CHANNEL および 1 つの GT_COMMON)、隣接する 60 個の CLB、24 個の BUFG_GT、15 個の BUFG_GT_SYNC および共有インターコネクト
- GTM_DUAL PU
- GTM_DUAL、GTM_REFCLK、24 個の BUFG_GT、15 個の BUFG_GT_SYNC、60 個の CLB タイル、および共有インターコネクト
- PCIe® PU
- 1 つの PCIE40E4 または PCIE4CE4、隣接する 120 個の CLB (両側に 60 個ずつ)、および共有インターコネクト
- CMAC PU
- 1 つの CMACE4、隣接する 120 個の CLB (両側に 60 個ずつ)、および共有インターコネクト
- Interlaken PU
- 1 つの ILKNE4、隣接する 120 個の CLB (両側に 60 個ずつ)、および共有インターコネクト
- CONFIG PU
- 1 つの CONFIG_SITE、隣接する 120 個の CLB (両側に 60 個ずつ)、および共有インターコネクト注記: CONFIG_SITE には、ICAP、STARTUP、BSCAN、FRAME_ECC、DNA_PORT、EFUSE_USR、および MASTER_JTAG が含まれ、これ以上分割することはできません。
- HBM BLI PU
- 1 つの BLI_HBM、隣接する 15 個の CLB、および共有インターコネクト。