AMD FPGA および SoC デバイスのすべてのユーザー プログラマブル機能は、電源投入時にコンフィギュレーションする必要のある揮発性メモリ セルにより制御されます。これらのメモリ セルは、まとめて「コンフィギュレーション メモリ」と呼ばれます。コンフィギュレーション メモリは、LUT 論理式、信号配線、IOB 電圧規格、およびデザインのすべての特性を定義します。
AMD FPGA および SoC アーキテクチャでは、コンフィギュレーション メモリはデバイス周囲にフレームとしてタイル状に並べられています。これらのフレームはデバイス コンフィギュレーション メモリ空間のアドレス指定可能な最小セグメントなので、すべての操作をコンフィギュレーション フレーム全体に実行する必要があります。
リコンフィギャラブル フレームは、これらのコンフィギュレーション フレーム上に構築され、ダイナミック リコンフィギュレーションを実行する際の最小の構築ブロックです。基本的エレメントに基づく寸法はすべて次のとおりです。
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7 シリーズ FPGA の基本領域はクロック領域の高さです。
- CLB
- 高さ 50 x 幅 1
- DSP48
- 高さ 10 x 幅 1
- ブロック RAM
- 高さ 10 x 幅 1
7 シリーズのグローバル信号 (GSR) の粒度はクロック領域レベルであるため、リコンフィギュレーションされるとエレメントの列が初期化されます。RESET_AFTER_RECONFIGURATION を使用していない場合でも、パーシャル ビットストリームの構成はクロック領域の高さの列に基づきます。
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UltraScale および UltraScale+ FPGA の基本領域はクロック領域の高さです。
- CLB
- 高さ 60 x 幅 1
- DSP48
- 高さ 24 x 幅 1
- ブロック RAM
- 高さ 12 x 幅 1
- I/O およびクロッキング
- 52 個の I/O (1 つのバンク) と、関連の XiPhy、MMCM、および PLL リソース
- ギガビット トランシーバー
- 高さ 4 (1 つのクワッドと関連のクロック リソース)
UltraScale および UltraScale+ のグローバル信号 (GSR) の粒度はエレメント レベルであるため、リコンフィギュレーションされると個々のエレメントが初期化され、RESET_AFTER_RECONFIGURATION は必要ありません。パーシャル ビットストリームの構成はクロック領域の高さの列に基づき、これらの領域のスタティック ロジック エレメントは、パーシャル ビットストリーム内に含まれていても、リコンフィギュレーション後に初期化されません。