DFX を使用する際のデザイン要件とガイドラインは、次のとおりです。
- リコンフィギャラブル領域を定義するには、エレメント タイプごとにフロアプランが必要です。
- 7 シリーズ デバイスでは、Pblock の高さをフレーム/クロック領域の境界に揃える必要があります。これにより最高の結果を達成でき、RESET_AFTER_RECONFIG をイネーブルにできます。
- UltraScale 以降では、フロアプランにより柔軟性があります。AMDでは、Pblock をフレーム/クロック領域の境界の手前で止め、配線を拡張できるようにすることをお勧めします。このようにすると、配線性および質を大幅に向上できます。
- 幅に関する規則もあります。詳細は、リコンフィギャラブル領域のフロアプランを作成 を参照してください。
- 配線リソースの自動拡張は、すべての UltraScale、UltraScale+、および Versal デバイス ターゲットで実行されます。
- ボトムアップ/OOC 合成 (複数のネットリスト/DCP ファイルを作成) および RM ネットリスト ファイルは、ユーザーの責任で管理してください。
- サードパーティ合成ツールを使用する場合は、I/O の挿入をディスエーブルにする必要があります。
- Vivado OOC 合成では、out_of_context モードにすると I/O の挿入は自動的にディスエーブルになります。
- 標準のタイミング制約がサポートされ、必要に応じて追加のタイミング バジェット機能も使用できます。
- デザインを完成させるために便利な専用のデザイン ルール チェック (DRC) が用意されています。
- DFX デザインでは、パーシャル リコンフィギュレーションの開始だけでなく、ターゲット デバイス内またはシステム デザインの一部としてパーシャル BIT または PDI ファイルを配布することも考慮する必要があります。
- DFX デザインの処理用に複数のデザイン フロー環境があります。Versal デバイス デザインの場合、CIPS および NoC IP を管理するのに IP インテグレーター内でブロック デザイン コンテナー フローを使用する必要がありますが、FPGA および SoC デザインの場合は、RTL ベースのデザイン フローを使用できます。
- Vivado Design Suite では、Dynamic Function eXchange (DFX) Controller IP がサポートされます。このカスタマイズ可能な IP は、AMD FPGA でのパーシャル リコンフィギュレーションのコア タスクを管理します。ハードウェアまたはソフトウェアからのトリガーの受信、ハンドシェイクおよび分離タスクの管理、メモリ ロケーションからのパーシャル ビットストリームの取得、ICAP へのパーシャル ビットストリームの配布を実行します。DFX Controller IP の詳細は、AMD ウェブサイトを参照してください。
- RP には、そのパーティションにインプリメントされるさまざまなリコンフィギャラブル モジュール (RM) で使用されるすべてのピンを含める必要があります。RM でほかの RM とは異なる入力または出力が使用される場合、結果の RM の入力または出力がその RM 内で接続されなくなる可能性があります。この状況がある場合、ツールで RM 内の未使用の入力または出力すべてに対して LUT1 バッファーが挿入されます。出力 LUT1 は定数値に接続されます。この定数値は、未使用の出力ピンの
HD.PARTPIN_TIEOFFプロパティにより制御できます。このプロパティの詳細は、ブラック ボックス を参照してください。 - ビットストリームの生成でブラック ボックスがサポートされます。ポートを定数値に固定する方法の詳細は、ブラック ボックス を参照してください。
- ユーザー リセット信号では、RM 内のロジックがレベルを認識するのかエッジを認識するのかを決定してください。リセット回路がレベルを認識する場合 (FIFO などの一部 IP の場合など)、リコンフィギュレーションが完了するまで RM リセットは適用しないでください。
- DFX デザインは、Zynq UltraScale+ MPSoC デバイスの AMD アイソレーション デザイン フロー (IDF) と互換性があります。ソリューションの詳細は、 『UltraScale+ FPGAs および Zynq UltraScale+ MPSoC のアイソレーション デザイン フロー』 (XAPP1335) を参照してください。