手順 1: 新規 Vivado プロジェクトの作成、および JTAG-to-AXI および System ILA を含んだ IP インテグレーター デザインの生成 - 2023.2 日本語

Vivado Design Suite チュートリアル: プログラムおよびデバッグ (UG936)
Document ID
UG936
Release Date
2023-11-01
Version
2023.2 日本語
プロジェクトを作成するには New Project ウィザードを使用し、プロジェクト名を指定し、RTL ソース ファイルおよび制約ファイルを追加し、ターゲット デバイスを指定します。
  1. Vivado IDE を起動します。
  2. [Getting Started] ページで Create Project をクリックして New Project ウィザードを開始します。Next をクリックします。
  3. [Project Name] ページで新規プロジェクトの名前を「jtag_2_axi_tutorial」に設定し、プロジェクト ディレクトリ (C:/jtag_2_axi_tutorial) を設定します。Create Project Subdirectory がオンになっていることを確認します。Next をクリックします。
  4. [Project Type] ページで、[Type of Project] を指定し RTL プロジェクトを作成します。[Do not specify sources at this time] チェック ボックスがオンになっていることを確認します。Next をクリックします。
  5. [Default Part] ページで Boards をクリックし、 Kintex 7 KC705 Evaluation Platform を選択します。Next をクリックします。

  6. [New Project Summary] ページを確認し、Finish をクリックします。

  7. Flow Navigator で [Project Manager] → Create Block Diagram をクリックします。ダイアログ ボックスが表示されるので、ブロック図名を指定します。カスタム名を指定するか、デフォルト値をそのまま使用できます。OK をクリックします。

  8. ウィンドウの右端に「Diagram」というタイトルの空のブロック図デザインがあります。そのウィンドウの中央またはツールバーにある [+] 記号をクリックし、検索ウィンドウを開きます。[Search] フィールドに「JTAG to AXI」と入力し、[JTAG to AXI Master] をダブルクリックしてブロック図に追加します。

  9. JTAG-to-AXI Master コアが IP インテグレーターのキャンバスに表示されます。このコアをダブルクリックして [Re-Customize] ダイアログ ボックスを開きます。設定を確認し、OK をクリックしてデフォルトのコア設定を受け入れます。

  10. 同じ手順を繰り返し、ブロック図に AXI BRAM Controller および Block Memory Generator の IP をさらに追加します。これで、System ILA コアのデバッグ機能を見せる AXI トランザクションを作成するための単純な AXI インフラストラクチャを使用して、デザインが作成されます。
  11. 作業を続ける前に、AXI BRAM Controller および Block Memory Generator をカスタマイズする必要があります。ブロック図キャンバスで AXI BRAM Controller を検索し、それをダブルクリックします。IP をカスタマイズするダイアログ ボックスが開きます。[Number of BRAM interfaces] を 1 に設定します。OK をクリックします。

  12. 次に、ブロック図で Block Memory Generator を検索し、同じようにダブルクリックして、IP をカスタマイズするダイアログ ボックスを開きます。[Enable Safety Circuit] チェック ボックスをオフにします。OK をクリックします。

  13. この時点で、デザインは次の図のようになるはずです。

  14. ブロック図キャンバスの上部に設計アシスタンスを使用できることを示す緑色のバナーが表示されています。このバナーにある Run Connection Automation をクリックします。[Connection Automation] ウィンドウが開くので、[All Automation] ボタンをクリックして OK をクリックします。

  15. Clocking Wizard、Processor System Reset、および AXI SmartConnect がデザインに自動追加されています。
    注記: Clocking Wizard のクロックおよびリセット入力は切断されており、[Run Connection Automation] のバナーが表示されています。これらの入力は、Clocking Wizard でカスタマイズするときに、KC705 ボードのボタンに接続されている FPGA の物理的な入力ポートに接続されます。
  16. ブロック図キャンバスで Clocking Wizard IP をダブルクリックすると、カスタマイズ用のダイアログ ボックスが開きます。ダイアログ ボックスが開いたら、CLKIN_1 を sys_diff_clk に、EXT_RESET¬_IN を [reset] に設定します。OK をクリックします。
    注記: 評価ボード、およびターゲット デバイスを使用してプロジェクトが生成されていて、IP により sys_diff_clk を使用して制約情報が選択できるので、これらのポートの制約を追加する必要はありません。


  17. 設計アシスタンスが利用可能であることを示す緑色のバナーが表示されているので、Run Connection Automation をクリックします。[Run Connection Automation] ダイアログ ボックスで、[All Automation] をクリックします。OK をクリックします。
  18. これで sys_diff_clk および rest が外部ポートに接続されました。デザインのコネクティビティを確認し、JTAG to AXI Master と AXI BRAM Controller スレーブとの間の AXI トランザクションを監視する必要がある可能性があります。AXI BRAM Controller と JTAG to AXI Master との間の AXI バスをプローブするため System ILA が追加される場合は、その可能性があります。

  19. デザインに System ILA を追加するには、前の手順と同じように [+] 記号をクリックします。System ILA を検索してダブルクリックし、ブロック図に追加します。ブロック図キャンバスに System ILA が表示されたら、それをダブルクリックしてカスタマイズ用のダイアログ ボックスを開きます。[Capture Control] および [Advanced Trigger] の両方が選択されていることを確認します。さらに、[Number of Comparators] を 3 に設定します。OK をクリックします。

  20. System ILA の SLOT_0_AXI ポートと AXI BRAM Controller の S_AXI ポートとを接続します。SLOT_0_AXI ポートをクリックし、AXI BRAM Controller の S_AXI ポートをさらにクリックして接続します。

  21. [Run Connection Automation] のリンクがある緑色のバナーが表示されたら、それをクリックし、All Automation をクリックします。OK をクリックします。
    注記: System ILA の clk および resetn ポートが AXI クロックおよび AXI リセットに接続されています。


  22. Vivado IDE の左上で File > Save Block Design をクリックします。同じメニューから File > Close Block Design をクリックし、クロック デザインを閉じます。
  23. [Sources] ウィンドウで design_1 block design を右クリックし、Create HDL Wrapper を選択します。Vivado IDE でラッパーを自動管理し、OK をクリックします。
  24. Vivado IDE の左側にある Flow Navigator で Generate Bitstream をクリックします。
  25. OK をクリックしてデザインをインプリメントします。
  26. Vivado のステータス ウィンドウに write_bitstream が完了したことが表示されるまで待ちます。
  27. [Bitstream Generation Completed] ダイアログ ボックスで Open Hardware Manager を選択し、OK をクリックします。