演習 4: SystemVerilog の機能 - 2023.2 日本語

Vivado Design Suite チュートリアル: ロジック シミュレーション (UG937)

Document ID
UG937
Release Date
2023-11-01
Version
2023.2 日本語

AMD Vivado™ シミュレータでは、SystemVerilog IEEE 1800-2012 の合成可能なテストベンチまたは検証機能がサポートされています。この章では、SystemVerilog の例を使用して、Vivado シミュレータに追加されたさまざまなデバッグ機能について学びます。Vivado で提供されている IP サンプル デザインを使用します。