手順 1: デザインについて - 2023.2 日本語

この演習では、RQS 機能の一部を見せるため、構築済みのデザインが使用されます。RTL デザイン、およびフロアプランを使用したブロックの配置により、推奨項目が生成されます。デザインには、次のモジュールが含まれています。

クロッキング モジュール

デザインのメインのクロッキング回路は clocking_module.vhd にあります。簡潔にするため、RST は GND に接続しています。LOCKED にはレジスタが付き、出力ポートに接続されています。このブロックの構造は、次の図のようになっています。

レジスタ CLKA から CLKB へのモジュール

このモジュールには、大型バスの同期 CDC が含まれています。CLKA を使用して入力データがレジスタされ、CLKB ドメインのレジスタにそのデータが渡されてから出力に渡されます。異なる関連クロック ドメインで大型バスにレジスタを付ける場合は、ホールド スラック (WHS/THS) およびセットアップ スラック (WNS/TNS) に影響する可能性があります。

ビット拡張およびビット縮小のモジュール

これらのモジュールでは、デザインの I/O が不足しないよう、内部データ幅を調整できます。任意データ幅を指定し、それを希望の幅に変更します。この縮小ロジックにより、多くのロジック段数が作成されます。