手順 4: デザインの合成 - 2023.2 日本語

Vivado Design Suite チュートリアル: IP を使用した設計 (UG939)

Document ID
UG939
Release Date
2023-11-13
Version
2023.2 日本語
カスタマイズした IP をデザインに統合すると、デザインを合成できるようになります。

IP カタログの AMD IP は、RTL ソースとして配布されます。ネットリストベースのシミュレーションよりも高速なビヘイビアー シミュレーションを実行できるのが利点です。ただし、デザイン全体を合成しながら各 IP も合成し、デザインを繰り返し実行すると、合成に非常に時間がかかってしまい、プロジェクト開発の進行に影響します。

アウト オブ コンテキスト (OOC) 合成 run で生成される、IP コアの出力ファイルと共に配布されるデザイン チェックポイント ファイル (DCP) を使用すると、繰り返し実行してもコアを再合成する必要がありません。

Vivado Design Suite ではデフォルトで、IP をカスタマイズするときに、DCP ファイルを含む必要な出力ファイルが生成されます。

DCP ファイルの生成はオフにでき、出力ファイルも後で作成できます。

  1. [Sources] ウィンドウの [Hierarchy] タブで、最上位デザイン wave_gen/clk_gen_i0 の下にインスタンシエートされている、カスタマイズされた clk_core IP を確認します。

    clk_core IP は、char_fifo IP の場合とは違って、[>] をクリックして展開できません。これは、clk_core IP がプロジェクトにインスタンシエートされたときに、この IP には出力ファイルがなかったことを示しています。

  2. [Sources] ウィンドウで [IP Souces] ビューをクリックし、char_fifo IP の横にある > をクリックします。

    Vivado ツールに [Show IP Hierarchy] ダイアログ ボックスが開き (次の図)、非常に大型の IP の階層を展開していると、[Sources] ウィンドウの階層のアップデートに時間がかかることを知らせる警告メッセージが表示されます。



    注記: 同じ結果が得られない場合は、[Sources] ウィンドウの [IP Sources] ビューがアクティブになっていることを確認します。
  3. Cancel をクリックし、[Show IP Hierarchy] ダイアログ ボックスを閉じます。

    IP をカスタマイズしたときに出力ファイルを生成しなかった場合、AMD Vivado™ Design Suite により、必要な出力ファイルが、合成中やシミュレーション中など、必要になった時点で自動的に生成されます。

    [Generate Output Products] ダイアログ ボックスでオフに設定していない限り、デフォルトで IP コアの DCP ファイルが生成されます。詳細は、 『Vivado Design Suite ユーザー ガイド: IP を使用した設計』 (UG896) を参照してください。DCP ファイル生成がオフになっている場合は、最上位デザインと共に IP の RTL が合成されます。

  4. Flow Navigator で Run Synthesis ボタン をクリックします。

    次の図のように、Vivadoclk_core の新しい OOC モジュール合成 run が自動的に作成され、その合成 run が起動します。



    合成 run で、カスタマイズされた IP の DCP ファイルが作成されます。

  5. clk_core の合成 run が完了したら、OK をクリックします。

    内容は、[Sources] ウィンドウの [IP Sources] ビューで確認できます。次の図のように、IP 用に Vivado で生成された出力ファイルを確認できます。



    次の図のように、clk_core 用に生成された必要な出力ファイルを使用して、デザインの最上位で Vivado 合成ツールが実行されます。

    デザインの最上位を合成していると、Vivado 合成で FIFO Generator IP (char_fifo) および Clock Generator IP (clk_core) のブラック ボックスがデザインで推論されます。



  6. [Synthesis Completed] ダイアログ ボックスが開いたら、View Reports オプションを選択し、OK をクリックします。

    [Reports] ウィンドウが Vivado IDE のメイン ウィンドウの下部に開きます。

  7. [Reports] ウィンドウをクリックして Synthesis > Synth Design > synthesis_report をクリックします。
  8. [Log] ウィンドウの Find ボタン をクリックして blackbox を検索します。
  9. 現在のデザインで検出されたブラック ボックスをリストしたセクションが表示されるまで Find Next をクリックし、そのセクションが表示されたら Next をクリックします。次の図は、[Report BlackBoxes] レポートの抜粋です。

  10. レポートを確認します。

    また、プロジェクトの IP runs フォルダーを開いて、アウト オブ コンテキスト合成 run の結果も確認します。

    <Extract_Dir>/lab_1/project_wave_gen_ip/project_wave_gen_ip.runs

    ソースに XCI ファイルを追加すれば、ほかのプロジェクトでカスタマイズして作成した IP を使用できます。DCP も含め、IP のすべての出力ファイルは自動的に使用されます。パーツを変更する場合は、IP をアップデートし、出力ファイルを再生成する必要があります。