手順 3: タイミング制約の作成 - 2023.2 日本語 - 2023.1 日本語

Timing Constraints ウィザードの最初のページが開きます。このページには、ウィザードで作成される制約のタイプ (クロック、入力および出力ポート、クロック乗せ換え) が説明されています。

Timing Constraints ウィザードの [Primary Clocks] ページには、クロック定義が不足しているクロック ソースがすべて表示されます。このデザインの場合、ウィザードにより、論理パスを解析するために必要なクロック制約が 5 つ不足しており、パルス幅および最小または最大周期要件のみを検証するためのクロック制約が 4 つ不足していることが検出されました。

デザインに不足している 5 つのプライマリ クロックの周期を設定します。[Constraints for Pulse Width Check Only] の表に示されている 2 番目のクロック カテゴリはオプションです。この例では、これら制約は追加しないでください。

特定のクロックの制約を入力しない場合は、クロックの横にあるチェック ボックスをオフにします。

ウィザードによるこれらの制約の検出方法の詳細は、ウィザードの左下にある [Quick Help] ボタン ([?]) をクリックします。[Quick Help] のページには、コンテキストによって、ウィザードが求めるトポロジに関する詳細と、特定の制約が推奨される理由が表示されます。

完成したページは次の図のようになります。

これでプライマリ クロック制約がデザインに追加されました。次に、ウィザードにより、制約が設定されていない生成クロックが検索されます。生成クロックは、FPGA ファブリックのプライマリ クロックから派生したものです。分周されたクロックを作成するために使用されるバイナリ カウンターなどがその例です。

ウィザードにより、このデザインには制約が設定されていない生成クロックはないと判断されました。

次に、フォワード クロックが検索されます。フォワード クロックとは、FPGA のプライマリ出力ポートで生成されたクロックのことです。これらは、一般的にキャプチャ クロックがデータと共に供給されるときに、ソース同期バスに使用されます。

次に、外部フィードバック遅延が検索されます。FPGA 外の MMCM または PLL フィードバック遅延は、タイミング レポートでクロック遅延の補正の計算に使用されます。

ウィザードにより、デザインには制約が設定されていない MMCM 外部フィードバック遅延は存在しないと判断されました。

次に、入力遅延が確認されます。次の図に、Timing Constraints ウィザードの [Input Delay] ページを示します。このページには 3 つのセクションがあります。

セクション A には、入力遅延制約が不足している入力ポートがすべて表示されます。この表で、入力に制約を設定するのに使用するタイミング テンプレートを選択します。

セクション B では、テンプレートの遅延値を指定します。このセクションは、セクション A で選択したテンプレートによって異なります。

セクション C には、次の 3 つのタブがあります。

[Tcl Command Preview]

デザインに制約を設定するために使用される Tcl コマンドを表示します。

[Existing Set Input Delay Constraints]

デザインに存在する入力遅延制約を表示します。

[Waveform]

テンプレートに関連付けられている波形を表示します。

次に、下の表に基づいてこのページに入力します。

次の表の色付きの行は、Timing Constraints ウィザードの [Input Delays] ページで色ごとに同時に入力可能です。ウィザードで複数行を選択し (Shift キーまたは Ctrl キーを押しながら複数行を選択)、値を一度に入力します。一部の入力は仮想クロックに対して制約されています。これは、これらの入力が、ボードのクロックとは波形が異なるの部生成されたクロックによりキャプチャされるからです。この場合、ウィザードで内部クロックと同じ周波数および波形の仮想クロックが作成されるので、仮想クロックに対する制約が推奨されます。

次の表で色付きの行は、この方法で入力可能な信号のグループを示しています。

次の図に、完成した [Input Delays] ページを示します。4 つの制約がオフになっていることに注目してください。

ウィザードの [Output Delays] ページには、デザインで制約が設定されていない出力すべてが表示されます。このページのレイアウトは [Input Delays] ページと同様です。

ウィザードにより、制約が設定されていない組み合わせパスが検索されます。組み合わせパスは、FPGA を順次エレメントを通過せずに配線されるパスのことです。このデザインには組み合わせパスは含まれていません。

物理的に排他的なクロックのグループは、デザインに同時に存在しないクロックです。このデザインには、制約が設定されていない物理的に排他的なクロック グループはありません。

関連性のない論理的に排他的なクロックは、共有されているクロック ツリー セクションを除き、同時にアクティブになるクロックで、お互いの間と、共有セクション外に論理パスはないので、論理的に排他的です。 このデザインには、制約が設定されていない、関連性のない論理的に排他的なクロック グループはありません。

関連性のある論理的に排他的なクロックは、共有されているクロック ツリー セクションを除き、同時にアクティブになるクロックで、これらのクロック間に論理パスがある場合、共有のクロック ツリー セクションに限定されているクロックのみが論理的に排他的になるので、関連性のない論理的な排他的クロックとは異なる方法で制約されます。このデザインには、制約が設定されていない、関連性のある論理的に排他的なクロック グループはありません。

[Asynchronous Clock Domain Crossings] ページでは、安全なクロック乗せ換えのために推奨される制約が表示されています。このデザインには、制約が設定されていないクロック乗せ換えは含まれていません。

次の図に、Timing Constraints ウィザードの最終ページを示します。リンクをクリックすると、ウィザードで生成された制約をすべて確認できます。ウィザードの終了後にレポートを生成する場合は、該当するチェック ボックスをオンにします。