System Generator for DSP の概要 - 2020.2 日本語

System Generator for DSP は、FPGA デザイン用に MathWorks® モデル ベースの Simulink® デザイン環境を使用できるようにする Vivado® Design Suite に含まれるデザイン ツールです。System Generator を使用するのに、ザイリンクス FPGA デバイスまたは RTL デザイン手法の使用経験は不要です。デザインは、Simulink モデリング環境でザイリンクスのブロックセットを使用して記述します。RTL 合成およびインプリメンテーション (ゲート レベルのデザインを FPGA に配置配線) などのダウンストリームの FPGA 手順が自動的に実行され、FPGA プログラム ビットストリームが生成されます。

Simulink のザイリンクス ブロックセットには、約 100 個の機能ブロックが含まれ含ます。これらのブロックには、加算器、乗算器、レジスタなどのよく使用される機能ブロックのほか、フォワード エラー訂正ブロック、FFT、フィルター、メモリなどの複雑な DSP 機能ブロックも含まれます。これらの複雑なブロックは ザイリンクス LogiCORE™ IP を利用しており、選択したターゲット デバイス用に最適化された結果を得ることができます。

このチュートリアルでは、次を実行します。

• 演習 1
  • System Generator を使用してモデルを作成および検証します。
  • ワークスペース変数を使用して、モデルのパラメーターを簡単に変更できるようにします。
  • モデルを FPGA デバイスに合成し、デザインをハードウェア用に最適化します。
  • 固定小数点型を使用すると、精度を多少低下させる代わりにハードウェア エリアを縮小してパフォーマンスを向上できることを学びます。
• 演習 2: M コードを使用して制御システムをモデリングし、Verilog または VHDL で記述された既存の RTL デザインをデザインに組み込み、HLS のツール統合を利用して C/C++ ソース ファイルを System Generator モデルに組み込みます。
• 演習 3: タイミング解析およびリソース解析を実行し、タイミング違反を解決します。
• 演習 4: 複数のクロック ドメインを使用して効率的なデザインを作成します。
• 演習 5: AXI インターフェイスおよび Vivado IP インテグレーターを使用して、デザインにモデルを組み込みます。