この演習では、System Generator を使用して Simulink® のデザインを指定し、デザインを FPGA に合成する方法を学びます。このチュートリアルでは標準 FIR フィルターを使用しており、System Generator のデザイン オプションを使用して最終的な FPGA ハードウェアが正確なものになるようにする方法を示します。
目標
この演習を終了すると、次のことができるようになります。
- System Generator ブロックセットを使用してデザインを作成。
- 複雑なブロックセットまたは個別のブロックセットを使用してデザインを作成。
- Vivado® Design Suite を使用してデザインを FPGA に合成。
手順
この演習では、次の 4 つの手順を実行します。
- 手順 1
- ザイリンクス FIR Compiler ブロックを使用する既存の Simulink デザインを使用し、Vivado で最終的なゲート レベルの結果を確認します。
- 手順 2
- オーバーサンプリングを使用してより効率的なデザインを作成します。
- 手順 3
- 同じデザインを個別のブロックセット コンポーネントを使用して作成します。
- 手順 4
- 浮動小数点および固定小数点など、データ型の使用方法を理解します。