パート 2: Vitis HLS パッケージの System Generator デザインへの追加 - 2020.2 日本語

Vivado Design Suite チュートリアル: System Generator を使用したモデル ベースの DSP デザイン (UG948)
Document ID
UG948
Release Date
2020-12-11
Version
2020.2 日本語
  1. System Generator を起動し、Lab2/C_code フォルダーにある Lab2_3.slx ファイルを開きます。次の図に示すデザインが表示されます。

  2. Vitis HLS を追加します。
    1. キャンバスのどこかを右クリックします。
    2. Xilinx BlockAdd をクリックします。
    3. [Add Block] ダイアログ ボックスに「Vitis HLS」と入力します。
    4. Vitis HLS を選択します。


  3. Vivado HLS ブロックをダブルクリックし、プロパティ エディターを開きます。
  4. [Browse] ボタンをクリックして Vivado HLS で作成された C:/SysGen_Tutorial/Lab2/C_code/hls_project/solution1 を選択します。
  5. OK をクリックして Vivado HLS IP をインポートします。

  6. ブロックの入力ポートと出力ポートを次の図に示すように接続します。

  7. Noisy Image サブシステムを表示し、Image From File ブロック xilinx_logo.png をダブルクリックして、[Block Parameters] ダイアログ ボックスを開きます。
  8. [Browse] ボタンをクリックして xilinx_logo.jpg が指定されていることを確認します。

  9. OK をクリックして [Block Parameters] ダイアログ ボックスを閉じます。
  10. [Up to Parent] ツールバー ボタンをクリックして最上位に戻ります。
  11. デザインを保存します。
  12. デザインをシミュレーションし、画像がフィルター処理されていることを確認します。