手順 2: HDL で記述されたブロックのモデリング

この手順では、RTL デザインを System Generator にブラックボックスとしてインポートします。

ブラックボックスを使用すると、記述がハードウェア記述言語 (HDL) フォーマットであっても、デザインを System Generator にインポートできます。

目標

この手順を終了すると、次のことができるようになります。

RTL HDL 記述を System Generator for DPS にインポート。
デザインを正しくシミュレーションできるようにブラックボックスを設定。

System Generator を起動し、MATLAB コンソールでディレクトリを C:\SysGen_Tutorial\Lab2\HDL に変更します。
このディレクトリには、次のファイルが含まれています。
- Lab2_2.slx: ブラックボックス例を含む Simulink モデル。
- transpose_fir.vhd: 転置型 FIR フィルターの最上位 VHDL。このファイルは、ブラックボックスに関連付けられている VHDL です。
- mac.vhd: 転置型 FIR フィルターの作成に使用される乗加算コンポーネント。
「open Lab2_2.slx」と入力します。
Down Converter というサブシステムを開きます。
Transpose FIR Filter Black Box というサブシステムを開きます。
このサブシステムには、2 つの入力ポートと 1 つの出力ポートがあります。このサブシステムにブラックボックスを追加します。
デザインキャンバスを右クリックして Xilinx BlockAdd をクリックし、このサブシステムに Black Box ブロックを追加します。
ブラウザーウィンドウが開き、ブラックボックスに関連付けることが可能な VHDL ファイルがリストされます。
ブラウザーウィンドウで最上位 VHDL ファイル transpose_fir.vhd を選択します。これを次の図に示します。

関連のコンフィギュレーション M コード transpose_fir_config.m がエディターに開きます。
エディターを閉じます。
ブラックボックスのポートを対応するサブシステムポートに接続し、デザインを保存します。
Black Box ブロックをダブルクリックし、次のダイアログボックスを開きます。

このダイアログボックスには、次のオプションがあります。

Block configuration m-function

ブラックボックスのコンフィギュレーション M 関数の名前を指定します。この例では、Configuration Wizard で生成された関数の名前が含まれています。デフォルトでは、ブラックボックスにはウィザードで生成された関数の名前が使用されます。これは自分で作成したものに変更できます。

Simulation mode

次の 3 つのシミュレーションモードがあります。

Inactive

シミュレーションでブラックボックスへの入力は無視され、0 が生成されます。この設定は、ブラックボックスに個別のシミュレーションモデルが存在している場合によく使用され、その場合シミュレーションモデルはシミュレーションマルチプレクサーを使用してブラックボックスと並列に接続されます。

Vivado Simulator

ブラックボックスのシミュレーション結果は、ブラックボックスに関連付けられている HDL の協調シミュレーションを使用して生成されます。

External co-simulator

ModelSim HDL 協調シミュレーションブロックデザインに追加し、[HDL co-simulator to use] フィールドに ModelSim ブロックの名前を指定する必要があります。このモードでは、ブラックボックスは HDL 協調シミュレーションを使用してシミュレーションされます。
[Simulation mode] で [Inactive] をオンにし、OK をクリックします。
デザインの最上位に移動し、[Run simulation] ボタンをクリックしてシミュレーションを実行します。その後、Scope ブロックをダブルクリックします。
[Output Signal] スコープに表示されているブラックボックス出力は 0 です。これは、ブラックボックスを非アクティブに設定したからです。
Simulink エディターメニューから Display > Signals & Ports > Port Data Types をクリックし、ブラックボックスのポートのデータ型を表示します。
モデルをコンパイルし (Ctrl + D キーを押す)、ポートのデータ型がアップデートされることを確認します。
ブラックボックスのポート出力のデータ型は UFix_26_0 です。このデータ型は、符号なし、26 ビット幅、2 進数小数点 0 位置は最下位ビットの左側です。
コンフィギュレーション M 関数 transpose_fir_config.m を開き、出力のデータ型を UFix_26_0 から Fix_26_12 に変更します。変更後の行 (26 行目) は次のようになります。
```
dout_port.setType('Fix_26_12');
```
次の手順を使用して、コンフィギュレーション M 関数を編集し、追加の HDL ファイルをブラックボックスに関連付けます。
次に示す 65 行目に移動します。
```
this_block.addFile('transpose_fir.vhd');
```
この行の上に、次の行を追加します。
```
this_block.addFile('mac.vhd');
```
変更をコンフィギュレーション M 関数に保存し、ファイルを閉じます。
デザインキャンバスをクリックし、Ctrl + D キーを押してモデルをコンパイルし直します。
Transpose FIR Filter Black Box サブシステムは次の図のようになります。
Black Box ブロックのパラメーターダイアログボックスで、[Simulation mode] の設定を Inactive から Vivado Simulator に変更し、OK をクリックします。
デザインの最上位に移動し、シミュレーションを実行します。
シミュレーションが終了したら、[Scope] ウィンドウの出力を確認します。
波形は 0 ではありません。シミュレーションモードが [Inactive] に設定されていた時は、[Output Signal] スコープの出力は 0 でした。今回は、[Output Signal] に Vivado シミュレーションからの結果がサイン波で示されています。
[Output Signal] 表示を右クリックし、Configuration Properties をクリックします。[Main] タブで Axis Scaling を Auto に設定します。
次のような出力が表示されます。

手順 2: HDL で記述されたブロックのモデリング - 2020.2 日本語

Vivado Design Suite チュートリアル: System Generator を使用したモデルベースの DSP デザイン (UG948)

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