デザインのコンパイル結果は、netlist ディレクトリに保存されます。このディレクトリには、3 つのサブディレクトリが含まれます。
- sysgen
- 業界標準の VHDL フォーマットで記述された RTL デザイン記述が含まれます。これは、ハードウェア デザインに精通したユーザーが詳細を確認できるようにするために提供されています。
- ip
- ザイリンクス IP カタログ フォーマットのデザイン IP が含まれ、デザインをザイリンクス Vivado Design Suite に転送するために使用されます。AXI インターフェイスおよび IP インテグレーターの使用 に、デザイン IP を FPGA にインプリメントするため Vivado Design Suite に転送する方法を説明しています。
- ip_catalog
- デザイン IP を含む Vivado プロジェクトの例が含まれます。このプロジェクトは、すばやく解析するためにのみ提供されています。
先ほどの [Resource Analyzer: Lab1_1] ウィンドウの図は、デザインの合成後のリソース サマリを示します。ip_catalog ディレクトリの Vivado プロジェクト例を使用してハードウェアの結果を確認することもできます。
重要:
ip_catalog ディレクトリの Vivado プロジェクトには、最上位 I/O バッファーは含まれていません。合成結果は、最終的なデザイン結果の良い見積もりとして使用できますが、このプロジェクトの結果を最終的な FPGA を作成するのに使用することはできません。
結果を確認したら、Lab1_1.slx
Simulink ワークシートを閉じます。