4 段階でのタイミング制約の定義 - 2023.2 日本語

FPGA および SoC 用 UltraFast 設計手法ガイド (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 日本語

制約の定義方法は、次の図に示す 4 つの手順に分割されます。これらの手順は、タイミング制約の優先および依存規則に従っており、解析を実行するためにタイミング エンジンに情報を供給する論理的な方法です。

図 1. タイミング制約の開発手順

  • 最初の 2 つの手順は、デフォルトのタイミング パス要件をクロック波形および I/O 遅延制約から派生するタイミング アサーションです。
  • 3 つ目の手順では、少なくとも 1 つのロジック パスを共有する非同期/排他的クロック ドメイン間の関係を確認します。この関係に基づいて、これらのパスのタイミング解析を無視するクロック グループまたはフォルス パス制約を入力します。
  • 最後の手順はタイミング例外で、特定の制約を使用して、デフォルトのタイミング パス要件を無視したり、緩和したり、厳しくしたりして、その要件を変更します。

制約の作成は、制約の特定と、タイミング エンジンで生成されるさまざまなレポートを使用した制約検証タスクで構成されます。タイミング エンジンは、完全にマップされたネットリスト (合成後など) に対してのみ機能します。エラボレート済みネットリストを使用して制約を入力することはできますが、制約の解析およびレポートがインタラクティブに実行できるように、最初の制約セットは合成後のネットリストを使用して作成することをお勧めします。

新規デザインのタイミング制約を作成する場合、または既存の制約を完成させる場合は、AMDでは Timing Constraints ウィザードを使用して、最初の 3 つの手順で不足している制約を特定することをお勧めします。Timing Constraints ウィザードは、このセクションで説明されている設計手法に従って、タイミング クロージャを達成するためにデザイン制約が安全で信頼できるものであることを確実にします。Timing Constraints ウィザードの詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903) を参照してください。

次のセクションでは、上記の 4 つの手順の詳細を説明します。

制約作成プロセスの各段階での詳細な手法およびユース ケースは、各セクションを参照してください。