7 シリーズと UltraScale デバイスのクロック アーキテクチャは異なりますが、両方のファミリに共通するクロックに関する考慮事項があります。
- プロダクション 7 シリーズ デザインでは、CLOCK_DEDICATED_ROUTE=FALSE 制約は使用しないでください。CLOCK_DEDICATED_ROUTE=FALSE は、デバッグ用にクロック トポロジを表示するためにデザインで配置配線を完了するためにクロック エラーを一時的に回避する場合にのみ使用してください。ファブリック インターコネクトを使用して配線されたクロック パスでは、クロック スキューが大きくなり、スイッチ ノイズの影響を受けることがあるので、パフォーマンスが悪くなったり、デザインが機能しなくなる可能性があります。次の図の右側には専用クロック配線があり、左側では専用配線はクロックで使用できないようになっています。図 1. ファブリック クロック配線と専用クロック配線の比較
- リージョナル クロック バッファー (BUFR、BUFIO、BUFH) で複数のクロック領域にあるロジックを駆動しないでください。各クロック領域のクロック ツリー分岐間でのスキューが非常に大きくなります。不適切な LOC または Pblock 制約を削除して、この状況を解消してください。