BUFGCE_DIV を使用したクロックのばらつきの削減 - 2023.2 日本語

UltraScale デバイスでは、BUFGCE_DIV セルを使用して、MMCM 位相エラーを取り除くことにより同期クロック乗せ換えのクロックのばらつきを削減できます。たとえば、300 MHz および 150 MHz クロック ドメイン間のパスがあり、両方のクロックが同じ MMCM で生成されているとします。

この場合、セットアップおよびホールド解析の両方で、クロックのばらつきに 120 ps の位相エラーが含まれます。150 MHz クロックを MMCM を使用して生成する代わりに、MMCM の 300 MHz 出力に BUFGCE_DIV を接続し、クロックを 2 で分周できます。最適な結果を得るには、次の図に示すように、300 MHz クロックにも BUFGCE_DIV を BUFGCE_DIVIDE を 1 に設定して使用し、150 MHz クロックの遅延に正確に一致させる必要があります。

新しいトポロジには、次の特徴があります。

• セットアップ解析では、クロックのばらつきに MMCM 位相エラーは含まれず、120 ps 削減されています。
• ホールド解析では、クロックのばらつきはありません (同じエッジのホールド解析の場合のみ)。
• 共通ノードがバッファーの近くに移動し、不必要に悪い見積もり部分が削減されます。

2 つのクロック ネットに CLOCK_DELAY_GROUP 制約を適用することにより、クロック パスの配線が一致します。

次の表に、UltraScale の同期 CDC タイミング パスのセットアップおよびホールド解析でのクロックのばらつきの比較を示します。